今後数年間、デスクトップおよびサーバー用プロセッサの焦点は、周波数ではなく、 各チップレットにはいくつのコアを収容できますか?次期 AMD Zen 6 アーキテクチャに関するリークはまさにその方向を示しています。つまり、新しいソケットを導入したり、プラットフォームを完全に変更したりすることなく、各 CCD 内の利用可能なスペースを最大化する内部の再設計です。
このデータで印象的なのは、通常の世代の飛躍だけでなく、AMDが チップレットあたり8コアの壁を破る これは同社がZen 2以来使用しているものだ。確認されれば、次期RyzenとEPYCの中核はより高密度になり、実質的に同じシリコン表面にコア数とL3キャッシュが増えることになる。これはスペインとヨーロッパの他の国々の消費者市場とプロフェッショナル市場に直接的な影響を及ぼす可能性がある。
チップレットあたり8コアから12コアへ：Zen 6の新しいCCD
さまざまなリークは、1つの重要な点については一致しています。 Zen 6 CCDは12個のCPUコアと48MBのL3キャッシュを統合する。これは、Zen 2、Zen 3、Zen 4、Zen 5 で繰り返されてきた従来の 8 コア、32 MB の方式と比較して、コア数と L3 キャッシュの量の両方が 50% 増加することを意味します。
この増加により、消費者向けプロセッサへの道が開かれ、 最大24コア、96MBの「フラット」L3キャッシュ 通常の2チップレット構成では、コンテンツ制作、家庭での仮想化、あるいは要求の厳しいゲーム向けのデスクトップPCでは、AM5プラットフォームでこのコア上限を実現することで、AMDは他社製品に対して非常に競争力のある立場に立つことになるだろう。 インテルの代替品これは、高級機器がより一般的になったスペインなどの市場でも同様です。
プロの環境では、ゲームはさらに進化します。より高負荷のCCDにより、EPYC CPUの設計は次のような性能を実現します。 より少ないチップレットでより多くのコア数を実現あるいは、CCDの数を維持しながら、AI、データ分析、あるいは高負荷の仮想化ワークロード向けにスレッド数を増やすことも可能です。プロセッサあたりのコンポーネント数を減らしつつ、それぞれの性能を向上させることで、トポロジーが簡素化され、熱管理も容易になります。
今のところ、このシナリオ全体は非公式の情報に基づいていますが、情報源は同じ方向を指し示しています。 チップレットあたりのコア数が8から12に増える可能性もAMD はまだ Zen 6 の正確な構成を詳細に説明していないため、正式な発表があるまではこの情報を慎重に受け止めることをお勧めします。
より高密度な2nm CCD：12コアで76mm²、48MB L3キャッシュ
コア数以外で最も注目を集めている点の一つは、新しいCCDの推定サイズです。リークされたデータによると、Zen 6チップレットは約… 76 mm²の表面積Zen 5 では約 71 mm² でした。理論上は、この 7% の面積増加は、内部リソースの急増と比較すると控えめです。
キーはにあります TSMC N2製造プロセスつまり、CPUチップレットが製造される2nmプロセスです。Zen 5 N4ノードと比較してトランジスタ密度が高いため、サイズを大幅に増やすことなく、より多くのコアとキャッシュを搭載できます。 12コア、48MBのCCD これは、現在の 8 コア、32MB のプロセッサよりもわずか数平方ミリメートル大きいだけです。
振り返ってみると、焦点の変化がより明確になります。7nmプロセスで製造されたZen 3では、32MBのL3キャッシュを備えた8コアCCDが約 83mm²のZen 4では5nmプロセスで、内部構成はそのままに面積を約72mm²に削減し、Zen 5ではN4プロセスでさらに約71mm²に設計を改良しました。Zen 6では、面積削減というよりは、 ノードを活用して、より多くのコンテンツを少し大きいダイに収める.
サイズと容量のバランスは、経済的な意味合いを明確に示しています。チップレットを比較的コンパクトに保つことで、ウェハあたりのCCD数を節約でき、製造コストとシリコン利用率が向上します。エンドユーザーにとっては、価格を高騰させることなく、コア数の多いプロセッサを提供できる余裕が生まれます。
これらのリークからもう一つ重要な点は、 Zen 6は、 AM5プラットフォームコンパクトな寸法と適切な熱要件を維持することで、スペインやヨーロッパですでに設置されているマザーボードと冷却システムを有効なまま維持することが容易になります。これは、機器の残りの部分を変更せずに CPU をアップグレードすることを計画している人にとって重要です。
Zen 2からZen 6へ: チップレットコンセプトの進化
提案された変更の重大性を理解するには、AMD のモジュラー設計の歴史を振り返ると役立ちます。 Zen 2 はチップレットの概念を導入しました Ryzenシリーズでは、2×4コアCCD（合計8個）と32MBのL3キャッシュを搭載し、7nmプロセスで約77mm²の面積を実現しました。これは、従来のモノリシックダイからの脱却を意味していました。
Zen 3 は 8 コアと 32 MB を維持しましたが、内部キャッシュ構造が再編成されました。 すべてのコアが単一のL3ブロックを共有しました2 つの個別のサブセットで作業する代わりに、CCD サイズは約 83 mm² に増加しましたが、その代わりに内部の遅延が短縮され、ゲームやマルチタスクのパフォーマンスが大幅に向上しました。
Zen 4とZen 5では、同社はチップレットあたり8コアと32MBのL3キャッシュという方式を維持し、 製造プロセスの改良（5 nmおよび4 nm） ダイサイズを調整しました。その結果、範囲を支える基本ユニットは変更せずに、面積を71～72 mm²程度まで段階的に縮小し、効率と周波数を向上させました。
Zen 6が最終的に12コアCCDと48MBのL3キャッシュを採用した場合、 2019年以来、この主要コンポーネントの最初の大幅な再設計これはソケットを変更したり製品名を変更したりすることではなく、近年の Ryzen と EPYC を定義してきたモジュール方式の哲学を維持しながら、各チップレットに実際に適合するものを変更することです。
このステップにより、AMD は、設計を過度に複雑化させることなく、10 または 12 個のコアを搭載したシングルチップレット デスクトップ モデルから、20 または 24 個のコアに達するデュアル CCD バリアントまで、はるかに柔軟な構成で作業できるようになります。 高性能サーバーおよびワークステーションCCD あたりのコア数を増やすことは、プロセッサあたりのチップレットの数を増やすことなく密度を高めるという傾向に適合します。
レイテンシ、キャッシュ、3D V-Cache: パフォーマンスの変化
各チップレットにコアを追加すると、スレッドの総数が変わるだけでなく、スレッドの処理方法も変わります。 コアは互いに通信し、データにアクセスする12 個のコアで単一の 48 MB L3 キャッシュを共有することにより、トラフィックが CCD 間を移動する必要性が減り、通常は特定のワークロードでレイテンシが増加し、スレッドのスケジュールが複雑になります。
コンパイル、レンダリング、軽量仮想マシン、あるいは単に複数の重いアプリケーションを同時に操作するといった高度な並列シナリオでは、この統合によって より多くの作業が単一のチップレット内で解決されるオペレーティング システムがスレッドを適切に分散できる場合、CCD 交差が少なくなると、通常は応答時間がより安定し、共有キャッシュの使用効率が向上します。
L3 キャッシュをチップレットあたり 32 MB から 48 MB に増加することで、より多くのコアに電力を供給するニーズに応えます。 キャッシュを拡張せずにコア数だけ増やした場合特定のワークロードでは、メインメモリへのアクセスがボトルネックになりやすい。48MBという数字は、CPUに近いデータを保持できる容量を確保しつつ、CCDが大きくなりすぎたり、製造が複雑になったりしない、妥当な妥協点として提示されている。
これに加えて、すでにいくつかのリークで言及されているように、 Zen 6バージョン 3DVキャッシュ現世代のAMDは、チップレット上に追加のL3キャッシュダイを搭載することで利用可能なキャッシュ容量を増やしており、これはゲームにおいて効果的であることが実証されています。この手法を新しい12コアアーキテクチャに適用すると… CCD あたり最大 144 MB の L3 (ベース 48 MB + スタック 96 MB)この場合、2 つのチップレット CPU の L3 は約 288 MB になります。
ゲーム分野、特にキャッシュデータの管理方法に大きく依存するタイトルでは、 より多くのコアとより多くのローカルL3の組み合わせ これにより、フレームの安定化と、処理の激しいシーンにおけるレイテンシの急増の抑制が可能になります。ビデオ編集からシミュレーションまで、専門的なタスクでは、より多くのデータがコアに「近い」状態にあることで、処理時間の予測可能性も高まります。
Ryzen、EPYC、欧州市場への予想される影響
流通しているロードマップでは、Zen 6は次のような将来のファミリーのベースとして位置付けられています。 オリンピックリッジデスクトップコンピューター y ノートパソコンのメデューサポイントタイムホライズンは 2026 年を指しています。欧州向けの商品名と具体的な範囲はまだ確定していませんが、全体的な方向性は明らかです。つまり、チップレットあたりのコア数を増やすことが、製品の基盤となるということです。
デスクトップPCでは、AMDはミッドレンジを 10または12コア構成 シングルCCDモデルでは、デュアルチップレット構成は16、20、または24コア用に予約されています。スペインのユーザー向けには 彼らは自らチームを編成する あるいは、プロセッサのみをアップグレードする場合、従来は 6 コアや 8 コアが占めていた価格帯で、より多くのコアにアクセスできる可能性は特に魅力的です。
ノートパソコンでは、設計がより統合化され、消費電力を抑えることが優先されるため、アプローチは異なります。それでも、2nmノードによる密度の飛躍的な向上は、 よりマルチコア性能の高い薄型軽量デバイス生産性、高度なオフィス アプリケーション、軽い編集向けに設計されており、ヨーロッパの専門家や学生の間で非常によく使用されています。
AMDがスペインや他のEU諸国で足場を築いているサーバーとデータセンターの分野では、12コアCCDは次のような戦略に適合している。 ワット当たりおよびラックユニット当たりのパフォーマンスが向上CPU あたりのチップレット数は少なくなりますが、チップレットごとの電力は大きくなるため、内部の相互接続が簡素化され、高密度ラックでの冷却が容易になります。
CPIと頻度に関する公式の詳細がない中で、リークされた情報によると、 2桁のサイクルパフォーマンスの向上 Zen 5と比較すると、2nmプロセスのおかげで消費電力を抑えながらわずかな周波数向上を実現できる可能性はすでにプラスです。コア数の増加、キャッシュ容量の増加、IPCの向上というこの組み合わせが実現すれば、あらゆるセグメントで競合他社へのプレッシャーは相当なものになるでしょう。
Zen 6で注目すべき消費電力、メモリ、技術的側面
コアとキャッシュの追加について議論する際に繰り返し問われるのは、エネルギー消費はどうなるかということです。これまでに公開された情報によると、 Zen 5と比べてTDPが大幅に増加することはない 同等の範囲です。ノードN2へのジャンプにより、ワットあたりの効率を高め、トランジスタ数の増加を補うことができます。
メモリセクションでは、 RAM周波数を安定させ、さらに最適化するための改良されたコントローラ消費者向けプラットフォームでは従来のデュアル チャネル構成を維持しながら、より洗練されたメモリ サブシステムは、大量のデータを処理するゲームとプロフェッショナル アプリケーションの両方で顕著です。
数字を超えて、最終製品ですべてがどのように組み合わされるかが課題です。 より高密度のチップレットには、優れた製造プロセス以上のものが必要です。また、ボトルネックを回避するために、電力供給、熱分散、内部配線を綿密に設計しています。AMDはZen 3および3D V-Cache搭載の派生製品でこれまでに培ってきた経験から、これらの課題の一部に既に対処していることが示唆されています。
エネルギー効率と消費規制がますます重要になっている欧州の状況では、 電気代を急騰させることなく、より高いパフォーマンスを提供する これは個人、企業、そしてデータセンターにとって重要な議論です。Zen 6がチップレットあたりのコア数を増やしながらZen 5と同等の消費電力を維持できれば、現在のEU規制要件を十分に満たすことができるでしょう。
ただし、入手可能なデータはリーク情報や予測に基づいており、AMDがアーキテクチャを正式に発表した際には修正される可能性があることに留意する必要があります。それまでは、最終的なコア数、キャッシュサイズ、周波数に関するあらゆる情報は、ある程度の注意を払って解釈する必要があります。
漏洩したすべての情報から、 Zen 6はチップレットの密度と柔軟性の向上に重点を置いた世代になりそうだ外観から目に見える変更点以上に、12コアとCCDあたり48MBのL3キャッシュへの移行の可能性、TSMCの2nmプロセスの採用、そして非常にコンパクトなダイ面積の維持は、システム全体のオーバーホールを必要とせずに、より多くのコアとより多くのキャッシュを提供できるプラットフォームを示唆しています。もし同社がこれらのアイデアを商用製品に反映させ、AM5との互換性を維持できれば、スペインやヨーロッパのユーザーや企業は、コア数のスケーリングを向上させ、消費電力を抑制し、マザーボードや冷却システムのエコシステムを維持しながら、幅広いプロセッサの恩恵を受けることができるでしょう。
